Intel a fost prima companie care a adoptat explicit designul chiplet dezagregat, iar GPU-ul său de calcul Ponte Vecchio (pentru AI și calcul de înaltă performanță) integrează 47 de cipuri, deținând încă recordul pentru cele mai multe plăci de design multi-cip. Totuși, Intel Foundry își imaginează o soluție mai extremă: un pachet multi-cip capabil să integreze cel puțin 16 dispozitive de calcul, distribuit pe 8 cipuri de bază și echipat cu 24 de stive de memorie HBM5, cu o suprafață totală de 12 ori mai mare decât cea a celui mai mare cip AI actual (de 12 ori dimensiunea reticulului, depășind dimensiunea reticulului planificată de TSMC). Aceste elemente de calcul sunt plasate deasupra a 8 cipuri de bază (probabil la nivelul dimensiunii măștii) care folosesc procesul 18A-PT (grad 1,8nm, versiune cu performanță îmbunătățită, cu TSV perforat cu siliciu și tehnologie de alimentare din spate), iar aceste matrițe de bază pot efectua fie muncă suplimentară de calcul separat, fie pot transporta o cantitate mare de cache SRAM pentru a susține stratul superior al cipului principal de calcul, așa cum a demonstrat Intel. Cipul de bază și tile-ul superior de calcul sunt conectate folosind tehnologia Foveros Direct 3D, care utilizează legături hibride cupru-cupru cu densitate ultra-înaltă (sub 10μm) pentru a asigura lățime de bandă maximă și transmitere a energiei. Foveros Direct 3D este în prezent vârful tehnologiei de ambalare a Intel Foundry, prezentând designuri extrem de precise. Interconectarea laterală (2.5D) dintre matrițele de bază folosește o versiune îmbunătățită a EMIB-T (Embedded Multi-Die Interconnect Bridge with TSVS) și este echipată cu o interfață UCIe-A pe stratul superior pentru a se conecta între ele, chipuri I/O (folosind proces 18A-P, versiunea de îmbunătățire a performanței la nivel de 1,8nm) și cipuri de bază personalizate, suportând până la 24 de stive de memorie HBM5. Este demn de menționat că Intel propune utilizarea EMIB-T cu UCIe-A pentru a conecta module HBM5 personalizate, în loc să folosească stack-uri HBM5 standard JEDEC și interfețe standard industriale, care pot atinge performanțe și capacitate mai ridicate. Desigur, deoarece este o demonstrație conceptuală, utilizarea HBM5 personalizat nu este o cerință strictă de design, ci doar pentru a demonstra că Intel poate integra astfel de componente. Întregul pachet poate fi echipat și cu PCIe 7.0, motor optic, țesături necoerente, SerDe-uri 224G, acceleratoare proprietare (cum ar fi funcții legate de securitate) și chiar memorie suplimentară de LPDDR5X pentru a crește capacitatea DRAM. Videoclipul Intel Foundry despre X prezintă două designuri conceptuale: unul "medium" (4 plăci de calcul + 12 HBM-uri) și celălalt design "extrem" (16 plăci + 24 stive HBM5), acesta din urmă pe care acest articol se concentrează. Chiar și designurile de dimensiuni medii sunt destul de avansate după standardele actuale, iar Intel le poate fabrica acum. În ceea ce privește designul conceptual extrem, acesta s-ar putea să nu fie posibil până la sfârșitul acestui deceniu (sfârșitul anilor 2020), când Intel va trebui să îmbunătățească tehnologia de ambalare Foveros Direct 3D, precum și nodurile de proces 18A și 14A. Dacă Intel va reuși să atingă această ambalare extremă în câțiva ani, va fi la același nivel cu TSMC, care a planificat tehnologii similare și se așteaptă ca unii clienți să adopte soluția sa de integrare la nivel de dimensiune a plachetelor în jurul anilor 2027-2028. Transformarea proiectelor extreme în realitate într-un interval scurt de timp reprezintă o provocare majoră pentru Intel, deoarece este necesar să se asigure că aceste componente nu se deformează când sunt lipite pe placa de bază și că cantitatea de deformare trebuie controlată cu toleranțe extrem de stricte, chiar și după încălzire prelungită la sarcină mare. În plus, Intel (și întreaga industrie) va trebui să învețe cum să alimenteze și să răcească acest procesor uriaș cu o suprafață de siliciu de până la 10.296 mm² (aproximativ dimensiunea unui telefon) într-un pachet mai mare – asta e o altă poveste.