A Intel é a primeira empresa a adotar claramente o design de chiplets desagregados, com a sua GPU Ponte Vecchio (destinada a IA e computação de alto desempenho) integrando 47 chiplets, mantendo até agora o recorde de design multi-chip com o maior número de tiles. No entanto, a Intel Foundry está a conceber uma solução ainda mais extrema: um pacote multi-chip que pode integrar pelo menos 16 componentes de computação, distribuídos em 8 dies base, e equipado com 24 pilhas de memória HBM5, totalizando uma área 12 vezes maior do que o maior chip de IA atual (calculado com base no tamanho da máscara, superando a escala de 9,5 vezes planejada pela TSMC). Esses componentes de computação são colocados sobre 8 dies base (presumivelmente em nível de tamanho de máscara), que utilizam o processo de 18A-PT (nível de 1,8nm, versão melhorada de desempenho, com TSV de furo de silício e tecnologia de alimentação pela parte traseira), e esses dies base podem executar trabalho computacional adicional e também podem suportar uma grande quantidade de cache SRAM para apoiar os principais dies de computação acima, como demonstrado pela Intel. A conexão entre os dies base e os tiles de computação superiores utiliza a tecnologia Foveros Direct 3D, aproveitando a ligação híbrida de cobre para cobre de ultra-alta densidade (menos de 10µm), proporcionando a máxima largura de banda e transferência de potência. O Foveros Direct 3D é atualmente a obra-prima da tecnologia de embalagem da Intel Foundry, exibindo um design extremamente preciso. As interconexões laterais (2.5D) entre os dies base utilizam uma versão aprimorada do EMIB-T (Embedded Multi-Die Interconnect Bridge with TSVs), e na parte superior, é montada uma interface UCIe-A para conectar entre si, os dies de I/O (utilizando o processo de 18A-P, versão melhorada de desempenho de 1,8nm) e os dies base personalizados, suportando até 24 pilhas de memória HBM5. Vale a pena notar que a Intel propôs usar o EMIB-T em conjunto com o UCIe-A para conectar módulos HBM5 personalizados, em vez de usar pilhas HBM5 padrão da JEDEC e interfaces padrão da indústria, o que pode resultar em maior desempenho e capacidade. Claro, como se trata de uma demonstração conceitual, o uso de HBM5 personalizados não é um requisito de design rígido, mas serve para mostrar que a Intel também pode integrar esses tipos de componentes. Todo o pacote também pode incluir PCIe 7.0, motores ópticos, estruturas não coerentes (noncoherent fabrics), 224G SerDes, aceleradores exclusivos (como funções relacionadas à segurança), e até mesmo adicionar memória LPDDR5X para aumentar a capacidade de DRAM. Um vídeo publicado pela Intel Foundry no X mostrou dois designs conceituais: um design "médio" (4 tiles de computação + 12 HBM), e outro design "extremo" (16 tiles + 24 pilhas de HBM5), sendo este último o foco deste artigo. Mesmo o design médio é bastante avançado pelos padrões atuais, e a Intel já pode fabricá-lo. Quanto ao design conceitual extremo, pode levar até o final desta década (final dos anos 2020) para se tornar realidade, quando a Intel precisará aperfeiçoar a tecnologia de embalagem Foveros Direct 3D, bem como os nós de processo de 18A e 14A. Se a Intel conseguir realizar esse tipo de embalagem extrema em alguns anos, poderá competir de igual para igual com a TSMC — que já planejou tecnologia semelhante e espera que alguns clientes adotem sua solução de integração em escala de wafer por volta de 2027-2028. Transformar o design extremo em realidade em um curto espaço de tempo representa um grande desafio para a Intel, pois é necessário garantir que esses componentes não se deformem (warpage) ao serem soldados à placa-mãe, mesmo após longos períodos de alta carga térmica, e a deformação deve ser mantida dentro de uma faixa de tolerância muito pequena. Além disso, a Intel (e toda a indústria) também precisa aprender como fornecer energia e resfriar um processador gigante com uma área de silício de até 10.296 mm² (aproximadamente o tamanho de um smartphone), e o tamanho total do pacote será ainda maior — isso é outra história.