Intel var det første selskapet som eksplisitt tok i bruk disaggregert chiplet-design, og deres Ponte Vecchio compute-GPU (for AI og høyytelsesdatabehandling) integrerer 47 brikker, noe som fortsatt innehar rekorden for flest fliser innen multi-chip-design. Intel Foundry ser imidlertid for seg en mer ekstrem løsning: en multi-chip-pakke som kan integrere minst 16 dataenheter, distribuert på 8 basebrikker og utstyrt med 24 HBM5-minnestakker, med et totalt areal på 12 ganger det til dagens største AI-brikke (12 ganger beregningen av retikkelstørrelsen, som overstiger TSMCs planlagte 9,5 ganger retikkelstørrelsen). Disse beregningselementene plasseres oppå 8 base-brikker (antagelig på maskestørrelsesnivå) som bruker 18A-PT-prosessen (1,8 nm kvalitet, ytelsesforbedret versjon, med silisiumperforert TSV og bakside-strømforsyningsteknologi), og disse basebrikkene kan enten utføre ekstra beregningsarbeid på egenhånd eller bære en stor mengde SRAM-cache for å støtte det øvre laget av hovedberegningsbrikken, slik Intel har demonstrert. Basebrikken og den øvre beregningsflisen kobles sammen med Foveros Direct 3D-teknologi, som bruker ultrahøy tetthet (mindre enn 10μm) kobber-til-kobber hybridbinding for å gi maksimal båndbredde og effektoverføring. Foveros Direct 3D er for øyeblikket toppen av Intel Foundrys emballasjeteknologi, og viser frem ekstremt presise design. Den laterale (2,5D) forbindelsen mellom base-diesene bruker en oppgradert versjon av EMIB-T (Embedded Multi-Die Interconnect Bridge with TSVs), og er utstyrt med et UCIe-A-grensesnitt på det øvre laget for å koble hverandre, I/O-dies (ved bruk av 18A-P-prosess, 1,8nm ytelsesforbedringsversjon), og tilpassede base-dies, som støtter opptil 24 HBM5-minnestakker. Det er verdt å merke seg at Intel foreslår å bruke EMIB-T med UCIe-A for å koble til tilpassede HBM5-moduler i stedet for å bruke JEDEC-standard HBM5-stakker og industristandardgrensesnitt, som kan oppnå høyere ytelse og kapasitet. Selvfølgelig, siden dette er en konseptdemonstrasjon, er bruken av spesiallaget HBM5 ikke et strengt designkrav, men bare for å vise at Intel også kan integrere slike komponenter. Hele pakken kan også utstyres med PCIe 7.0, optisk motor, ikke-koherente strukturer, 224G SerDes, proprietære akseleratorer (som sikkerhetsrelaterte funksjoner), og til og med ekstra LPDDR5X minne for å øke DRAM-kapasiteten. Intel Foundrys video om X viser to konseptuelle design: ett "medium" design (4 compute tiles + 12 HBM) og det andre "ekstreme" designet (16 tiles + 24 HBM5-stabler), hvor sistnevnte denne artikkelen fokuserer på. Selv mellomstore design er ganske avanserte etter dagens standarder, og Intel kan produsere dem nå. Når det gjelder ekstrem konseptuell design, kan det hende det ikke er mulig før slutten av dette tiåret (slutten av 2020-tallet), når Intel må forbedre Foveros Direct 3D-pakketeknologi, samt 18A og 14A prosessnoder. Hvis Intel klarer å oppnå denne ekstreme pakkingen i løpet av noen få år, vil de være på nivå med TSMC, som har planlagt lignende teknologi og forventer at noen kunder vil ta i bruk deres integrasjonsløsning for wafer-størrelse rundt 2027-2028. Å gjøre ekstreme design til virkelighet på kort tid er en stor utfordring for Intel, da det er nødvendig å sikre at disse komponentene ikke vrir seg når de loddes til hovedkortet, og at mengden deformasjon må kontrolleres innenfor ekstremt stramme toleranser, selv etter langvarig oppvarming med høy belastning. I tillegg må Intel (og bransjen som helhet) lære seg å drive og kjøle denne gigantiske prosessoren med et silisiumareal på opptil 10 296 mm² (omtrent på størrelse med en telefon) i en større total pakkestørrelse – det er en annen historie.