Intel 是第一家明確採用解構式晶片（disaggregated chiplet）設計的公司，其Ponte Vecchio 運算GPU（用於AI與高效能運算）整合了47個晶片，至今仍保持最多tile的多晶片設計紀錄。然而，Intel Foundry 正在構想更極端的方案：一種多晶片封裝，能夠整合至少16個運算元件、分布在8個基礎晶粒（base dies）上，並搭載24個HBM5記憶體堆疊，總面積達到目前最大AI晶片的12倍（以光罩尺寸計算的12倍，超越台積電規劃的9.5倍光罩規模）。 這些運算元件放置在8個（推測為光罩尺寸級別）的基礎晶粒之上，這些基礎晶粒採用18A-PT製程（1.8nm等級，性能增強版，具備矽穿孔TSV與背面供電技術），這些基礎晶粒本身既可以執行額外的運算工作，也可以搭載大量SRAM快取來支援上層的主要運算晶粒，正如Intel示範的那樣。 基礎晶粒與上層運算tile之間採用Foveros Direct 3D技術連接，利用超高密度（小於10µm）的銅對銅混合鍵合（copper-to-copper hybrid bonding），提供最大頻寬與功率傳輸。Foveros Direct 3D目前是Intel Foundry封裝技術的巔峰之作，展現出極為精密的設計。 基礎晶粒之間的橫向（2.5D）互連則使用升級版的EMIB-T（Embedded Multi-Die Interconnect Bridge with TSVs），並在上層搭載UCIe-A介面，用來連接彼此、I/O晶粒（採用18A-P製程，1.8nm等級性能增強版）以及客製化基礎晶粒，最多可支援24個HBM5記憶體堆疊。 值得注意的是，Intel提出使用EMIB-T搭配UCIe-A來連接客製化的HBM5模組，而不是採用JEDEC標準的HBM5堆疊與業界標準介面，這樣可能獲得更高的性能與容量。當然，由於這是概念展示，使用客製HBM5並非硬性設計要求，只是用來展示Intel同樣能夠整合這類元件。 整個封裝還能搭載PCIe 7.0、光學引擎、非一致性結構（noncoherent fabrics）、224G SerDes、自家專屬加速器（例如安全相關功能），甚至額外加入LPDDR5X記憶體來增加DRAM容量。 Intel Foundry 在X上發布的影片展示了兩種概念設計：一種「中規模」設計（4個運算tile + 12個HBM），另一種則是「極端」設計（16個tile + 24個HBM5堆疊），本文重點討論後者。即使是中規模設計，在當今標準下也相當先進，而且Intel現在就能製造。 至於極端概念設計，可能要到本十年末（2020年代末）才有可能實現，那時Intel需要完善Foveros Direct 3D封裝技術，以及18A與14A製程節點。Intel若能在幾年內實現這種極端封裝，將能與台積電並駕齊驅——台積電已規劃類似技術，並預計部分客戶在2027–2028年左右採用其晶圓尺寸級整合方案。 要在短時間內讓極端設計成為現實，對Intel是重大挑戰，因為必須確保這些元件在焊接到主機板時不會翹曲（warpage），即使在長時間高負載發熱後，變形量也要控制在極小公差範圍內。此外，Intel（以及整個產業）還必須學會如何供電與冷卻這種矽面積高達10,296 mm²（約等於手機大小）的巨型處理器，而其整體封裝尺寸還會更大——那是另一個故事了。