Intel est la première entreprise à adopter clairement la conception de puces décomposées (disaggregated chiplet), son GPU Ponte Vecchio (destiné à l'IA et au calcul haute performance) intégrant 47 puces, conservant jusqu'à présent le record du plus grand nombre de tuiles dans une conception multi-puces. Cependant, Intel Foundry envisage une solution encore plus extrême : un emballage multi-puces capable d'intégrer au moins 16 unités de calcul, réparties sur 8 dies de base, et équipé de 24 empilements de mémoire HBM5, avec une superficie atteignant 12 fois celle du plus grand chip AI actuel (calculée en taille de masque, dépassant l'échelle de 9,5 fois prévue par TSMC). Ces unités de calcul sont placées sur 8 dies de base (supposés être de niveau taille de masque), ces dies de base utilisant un processus de fabrication 18A-PT (niveau 1,8 nm, version améliorée, avec TSV en silicium perforé et technologie d'alimentation par le dos), ces dies de base pouvant eux-mêmes exécuter des travaux de calcul supplémentaires et accueillir une grande quantité de cache SRAM pour soutenir les puces de calcul principales en haut, comme l'a démontré Intel. Les dies de base et les tuiles de calcul supérieures sont connectés par la technologie Foveros Direct 3D, utilisant un assemblage hybride cuivre-cuivre à très haute densité (moins de 10µm), offrant la bande passante maximale et le transfert de puissance. Foveros Direct 3D est actuellement le summum de la technologie d'emballage d'Intel Foundry, montrant un design extrêmement précis. Les interconnexions latérales (2.5D) entre les dies de base utilisent une version améliorée de l'EMIB-T (Embedded Multi-Die Interconnect Bridge with TSVs), et en haut, une interface UCIe-A est intégrée pour se connecter entre elles, aux dies I/O (utilisant le processus 18A-P, version améliorée de 1,8 nm) et aux dies de base personnalisés, pouvant supporter jusqu'à 24 empilements de mémoire HBM5. Il est à noter qu'Intel propose d'utiliser l'EMIB-T avec UCIe-A pour connecter des modules HBM5 personnalisés, plutôt que d'utiliser des empilements HBM5 conformes aux normes JEDEC et des interfaces standard de l'industrie, ce qui pourrait offrir de meilleures performances et capacités. Bien sûr, comme il s'agit d'une démonstration conceptuelle, l'utilisation de HBM5 personnalisés n'est pas une exigence de conception stricte, mais simplement pour montrer qu'Intel peut également intégrer ce type de composants. L'ensemble de l'emballage peut également intégrer PCIe 7.0, un moteur optique, des structures non cohérentes (noncoherent fabrics), 224G SerDes, des accélérateurs propriétaires (comme des fonctions liées à la sécurité), et même ajouter de la mémoire LPDDR5X pour augmenter la capacité DRAM. Une vidéo publiée par Intel Foundry sur X montre deux conceptions conceptuelles : une conception « de taille moyenne » (4 tuiles de calcul + 12 HBM), et une autre « extrême » (16 tuiles + 24 empilements HBM5), cet article se concentre sur la seconde. Même la conception de taille moyenne est assez avancée selon les normes actuelles, et Intel peut déjà la produire. Quant à la conception conceptuelle extrême, elle pourrait ne pas être réalisable avant la fin de cette décennie (fin des années 2020), à ce moment-là, Intel devra perfectionner la technologie d'emballage Foveros Direct 3D, ainsi que les nœuds de processus 18A et 14A. Si Intel parvient à réaliser ce type d'emballage extrême dans quelques années, il pourra rivaliser avec TSMC — TSMC a déjà prévu une technologie similaire, et certains clients devraient adopter son approche d'intégration à l'échelle de la plaquette vers 2027-2028. Rendre la conception extrême une réalité dans un court laps de temps représente un défi majeur pour Intel, car il faut s'assurer que ces composants ne se déforment pas (warpage) lorsqu'ils sont soudés à la carte mère, même après une longue période de charge élevée et de chaleur, la déformation doit être contrôlée dans une très petite tolérance. De plus, Intel (et l'ensemble de l'industrie) doit également apprendre à alimenter et à refroidir ce processeur géant avec une surface de silicium atteignant 10 296 mm² (environ la taille d'un téléphone), et sa taille d'emballage globale sera encore plus grande — c'est une autre histoire.