Intel fue la primera empresa en adoptar explícitamente el diseño de chiplets desagregados, y su GPU de cómputo Ponte Vecchio (para IA y computación de alto rendimiento total) integra 47 chips, lo que aún mantiene el récord de más mosaicos de diseño multichip. Sin embargo, Intel Foundry está imaginando una solución más extrema: un paquete multichip capaz de integrar al menos 16 dispositivos informáticos, distribuido en 8 chips base y equipado con 24 pilas de memoria HBM5, con un área total 12 veces mayor que el chip de IA más grande actual (12 veces el tamaño de retícula calculado, superando las 9,5 veces previstas por TSMC). Estos elementos de cálculo se colocan sobre 8 chips base (presumiblemente a nivel de tamaño de máscara) que utilizan el proceso 18A-PT (grado 1,8nm, versión mejorada en rendimiento, con TSV perforado en silicio y tecnología de fuente de alimentación trasera), y estos chips base pueden realizar trabajos adicionales de cálculo por sí solos o transportar una gran cantidad de caché SRAM para soportar la capa superior del chip principal de computación, como demostró Intel. El chip base y la casilla de cómputo superior están conectados usando la tecnología Foveros Direct 3D, que utiliza unión híbrida cobre-cobre de ultra alta densidad (menos de 10μm) para proporcionar el máximo ancho de banda y transmisión de energía. Foveros Direct 3D es actualmente la cima de la tecnología de envasado de Intel Foundry, mostrando diseños extremadamente precisos. La interconexión lateral (2,5D) entre los chips base utiliza una versión mejorada de EMIB-T (Embedded Multi-Die Interconnect Bridge with TSVs), y está equipada con una interfaz UCIe-A en la capa superior para conectarse entre sí, chips de E/S (usando proceso 18A-P, versión para mejorar el rendimiento a nivel 1,8nm) y chips base personalizados, que soportan hasta 24 pilas de memoria HBM5. Cabe destacar que Intel propone usar EMIB-T con UCIe-A para conectar módulos HBM5 personalizados en lugar de usar pilas HBM5 estándar JEDEC e interfaces estándar de la industria, lo que puede lograr un mayor rendimiento y capacidad. Por supuesto, dado que esto es una demostración conceptual, el uso de HBM5 personalizado no es un requisito de diseño rígido, sino simplemente para demostrar que Intel también puede integrar tales componentes. El paquete completo también puede equiparse con PCIe 7.0, motor óptico, tejidos no coherentes, SerDes 224G, aceleradores propietarios (como funciones relacionadas con la seguridad) e incluso memoria LPDDR5X adicional para aumentar la capacidad de DRAM. El vídeo de Intel Foundry sobre X muestra dos diseños conceptuales: uno de diseño "medio" (4 casillas de cómputo + 12 HBMs) y otro de diseño "extremo" (16 mosaicos + 24 pilas de HBM5), este último en el que se centra este artículo. Incluso los diseños de tamaño medio son bastante avanzados para los estándares actuales, y Intel ya puede fabricarlos. En cuanto al diseño conceptual extremo, puede que no sea posible hasta finales de esta década (finales de los años 2020), cuando Intel necesite mejorar la tecnología de empaquetado Foveros Direct 3D, así como los nodos de proceso de 18A y 14A. Si Intel logra este empaquetado extremo en unos pocos años, estará a la altura de TSMC, que ha planeado tecnología similar y espera que algunos clientes adopten su solución de integración a nivel de tamaño de oblea alrededor de 2027-2028. Hacer realidad los diseños extremos en un corto periodo de tiempo es un gran desafío para Intel, ya que es necesario asegurar que estos componentes no se deformen al soldarse a la placa base, y que la cantidad de deformación debe controlarse dentro de tolerancias extremadamente estrictas, incluso tras un calentamiento prolongado de alta carga. Además, Intel (y la industria en general) tendrá que aprender a alimentar y enfriar este enorme procesador con un área de silicio de hasta 10.296 mm² (aproximadamente el tamaño de un teléfono) en un paquete global mayor; esa es otra historia.