Intel 是第一家明确采用解构式芯片（disaggregated chiplet）设计的公司，其 Ponte Vecchio 运算 GPU（用于 AI 与高性能运算）整合了 47 个芯片，至今仍保持最多 tile 的多芯片设计纪录。然而，Intel Foundry 正在构想更极端的方案：一种多芯片封装，能够整合至少 16 个运算元件、分布在 8 个基础晶粒（base dies）上，并搭载 24 个 HBM5 记忆体堆叠，总面积达到目前最大 AI 芯片的 12 倍（以光罩尺寸计算的 12 倍，超越台积电规划的 9.5 倍光罩规模）。 这些运算元件放置在 8 个（推测为光罩尺寸级别）的基础晶粒之上，这些基础晶粒采用 18A-PT 制程（1.8nm 等级，性能增强版，具备硅穿孔 TSV 与背面供电技术），这些基础晶粒本身既可以执行额外的运算工作，也可以搭载大量 SRAM 快取来支援上层的主要运算晶粒，正如 Intel 示范的那样。 基础晶粒与上层运算 tile 之间采用 Foveros Direct 3D 技术连接，利用超高密度（小于 10µm）的铜对铜混合键合（copper-to-copper hybrid bonding），提供最大频宽与功率传输。Foveros Direct 3D 目前是 Intel Foundry 封装技术的巅峰之作，展现出极为精密的设计。 基础晶粒之间的横向（2.5D）互连则使用升级版的 EMIB-T（Embedded Multi-Die Interconnect Bridge with TSVs），并在上层搭载 UCIe-A 接口，用来连接彼此、I/O 晶粒（采用 18A-P 制程，1.8nm 等级性能增强版）以及客制化基础晶粒，最多可支援 24 个 HBM5 记忆体堆叠。值得注意的是，Intel 提出使用 EMIB-T 搭配 UCIe-A 来连接客制化的 HBM5 模组，而不是采用 JEDEC 标准的 HBM5 堆叠与业界标准接口，这样可能获得更高的性能与容量。当然，由于这是概念展示，使用客制 HBM5 并非硬性设计要求，只是用来展示 Intel 同样能够整合这类元件。整个封装还能够搭载 PCIe 7.0、光学引擎、非一致性结构（noncoherent fabrics）、224G SerDes、自家专属加速器（例如安全相关功能），甚至额外加入 LPDDR5X 记忆体来增加 DRAM 容量。 Intel Foundry 在 X 上发布的影片展示了两种概念设计：一种“中规模”设计（4 个运算 tile + 12 个 HBM），另一种则是“极端”设计（16 个 tile + 24 个 HBM5 堆叠），本文重点讨论后者。即使是中规模设计，在当今标准下也相当先进，而且 Intel 现在就能制造。 至于极端概念设计，可能要到本十年末（2020年代末）才有可能实现，那时 Intel 需要完善 Foveros Direct 3D 封装技术，以及 18A 与 14A 制程节点。Intel 若能在几年内实现这种极端封装，将能与台积电并驾齐驱——台积电已规划类似技术，并预计部分客户在 2027–2028 年左右采用其晶圆尺寸级整合方案。 要在短时间内让极端设计成为现实，对 Intel 是重大挑战，因为必须确保这些元件在焊接到主机板时不会翘曲（warpage），即使在长时间高负载发热后，变形量也要控制在极小公差范围内。此外，Intel（以及整个产业）还必须学会如何供电与冷却这种硅面积高达 10,296 mm²（约等于手机大小）的巨型处理器，而其整体封装尺寸还会更大——那是另一个故事了。