Intel is het eerste bedrijf dat expliciet een gedisaggregeerd chiplet-ontwerp heeft aangenomen, met de Ponte Vecchio rekengpu (voor AI en high-performance computing) die 47 chiplets integreert en tot nu toe het record voor het meeste aantal tiles in een multi-chip ontwerp behoudt. Intel Foundry overweegt echter een extremere oplossing: een multi-chip verpakking die in staat is om ten minste 16 rekenelementen te integreren, verspreid over 8 basisdiegtes (base dies), en uitgerust met 24 HBM5-geheugenstapels, met een totale oppervlakte die 12 keer zo groot is als de grootste AI-chip tot nu toe (berekend op basis van de fotomaskergrootte, wat de 9,5 keer fotomaskergrootte van TSMC overtreft). Deze rekenelementen zijn geplaatst op 8 basisdiegtes (vermoedelijk op fotomaskergrootte-niveau), die gebruik maken van een 18A-PT proces (1,8 nm niveau, prestatieverbeterde versie, met silicon via TSV en achtervoedingstechnologie), deze basisdiegtes kunnen zelf extra rekentaken uitvoeren en kunnen ook een grote hoeveelheid SRAM-cache bevatten ter ondersteuning van de bovenliggende hoofd rekendiegte, zoals Intel heeft gedemonstreerd. De verbinding tussen de basisdiegtes en de bovenliggende rekentiles maakt gebruik van Foveros Direct 3D-technologie, met behulp van ultra-hoge dichtheid (minder dan 10µm) koper-naar-koper hybride bonding, die maximale bandbreedte en stroomoverdracht biedt. Foveros Direct 3D is momenteel de top van de verpakkingstechnologie van Intel Foundry en toont een uiterst verfijnd ontwerp. De laterale (2.5D) interconnecties tussen de basisdiegtes maken gebruik van een geüpgradede versie van EMIB-T (Embedded Multi-Die Interconnect Bridge met TSV's), en op de bovenlaag is een UCIe-A-interface geplaatst, die gebruikt wordt om elkaar, I/O-diegtes (met een 18A-P proces, prestatieverbeterde versie van 1,8 nm) en aangepaste basisdiegtes te verbinden, met een maximale ondersteuning van 24 HBM5-geheugenstapels. Het is vermeldenswaard dat Intel voorstelt om EMIB-T in combinatie met UCIe-A te gebruiken om aangepaste HBM5-modules te verbinden, in plaats van de JEDEC-standaard HBM5-stapels en industriestandaardinterfaces, wat mogelijk hogere prestaties en capaciteit kan opleveren. Natuurlijk, aangezien dit een conceptdemonstratie is, is het gebruik van aangepaste HBM5 geen harde ontwerpeis, maar alleen bedoeld om te laten zien dat Intel ook in staat is om dergelijke componenten te integreren. De hele verpakking kan ook PCIe 7.0, optische motoren, niet-coherente structuren (noncoherent fabrics), 224G SerDes, eigen speciale versnellers (zoals beveiligingsgerelateerde functies) bevatten, en zelfs extra LPDDR5X-geheugen toevoegen om de DRAM-capaciteit te vergroten. Een video die Intel Foundry op X heeft gepubliceerd, toont twee conceptontwerpen: een "gemiddeld" ontwerp (4 rekentiles + 12 HBM), en een "extreem" ontwerp (16 tiles + 24 HBM5-stapels), dit artikel richt zich op de laatste. Zelfs het gemiddelde ontwerp is, gezien de huidige normen, behoorlijk geavanceerd en Intel kan het nu al produceren. Wat betreft het extreme conceptontwerp, het kan pas aan het einde van dit decennium (eind jaren 2020) gerealiseerd worden, tegen die tijd moet Intel de Foveros Direct 3D verpakkings-technologie perfectioneren, evenals de 18A en 14A procesnodes. Als Intel erin slaagt om dit soort extreme verpakking binnen enkele jaren te realiseren, kan het gelijke tred houden met TSMC - TSMC heeft vergelijkbare technologie gepland en verwacht dat sommige klanten rond 2027-2028 hun wafer-grootte integratieoplossingen zullen gebruiken. Om het extreme ontwerp in korte tijd werkelijkheid te maken, is een grote uitdaging voor Intel, omdat ervoor moet worden gezorgd dat deze componenten niet vervormen (warpage) wanneer ze op het moederbord worden gesoldeerd, zelfs niet na langdurige hoge belasting en hitte, en de vervorming moet binnen zeer kleine toleranties blijven. Bovendien moet Intel (en de hele industrie) leren hoe ze deze enorme processor met een siliciumoppervlak van 10.296 mm² (ongeveer de grootte van een smartphone) van stroom kunnen voorzien en koelen, terwijl de totale verpakkingsgrootte nog groter zal zijn - dat is weer een ander verhaal.